Русский dropdown-ico

Cypress CY7C1321CV18 инструкция обслуживания

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31

Идти на страницу of

Похожие руководства по эксплуатации

Хорошее руководство по эксплуатации

Законодательство обязывает продавца передать покупателю, вместе с товаром, руководство по эксплуатации Cypress CY7C1321CV18. Отсутствие инструкции либо неправильная информация, переданная потребителю, составляют основание для рекламации в связи с несоответствием устройства с договором. В законодательстве допускается предоставлении руководства в другой, чем бумажная форме, что, в последнее время, часто используется, предоставляя графическую или электронную форму инструкции Cypress CY7C1321CV18 или обучающее видео для пользователей. Условием остается четкая и понятная форма.

Что такое руководство?

Слово происходит от латинского "instructio", тоесть привести в порядок. Следовательно в инструкции Cypress CY7C1321CV18 можно найти описание этапов поведения. Цель инструкции заключается в облегчении запуска, использования оборудования либо выполнения определенной деятельности. Инструкция является набором информации о предмете/услуге, подсказкой.

К сожалению немного пользователей находит время для чтения инструкций Cypress CY7C1321CV18, и хорошая инструкция позволяет не только узнать ряд дополнительных функций приобретенного устройства, но и позволяет избежать возникновения большинства поломок.

Из чего должно состоять идеальное руководство по эксплуатации?

Прежде всего в инструкции Cypress CY7C1321CV18 должна находится:
- информация относительно технических данных устройства Cypress CY7C1321CV18
- название производителя и год производства оборудования Cypress CY7C1321CV18
- правила обслуживания, настройки и ухода за оборудованием Cypress CY7C1321CV18
- знаки безопасности и сертификаты, подтверждающие соответствие стандартам

Почему мы не читаем инструкций?

Как правило из-за нехватки времени и уверенности в отдельных функциональностях приобретенных устройств. К сожалению само подсоединение и запуск Cypress CY7C1321CV18 это слишком мало. Инструкция заключает ряд отдельных указаний, касающихся функциональности, принципов безопасности, способов ухода (даже то, какие средства стоит использовать), возможных поломок Cypress CY7C1321CV18 и способов решения проблем, возникающих во время использования. И наконец то, в инструкции можно найти адресные данные сайта Cypress, в случае отсутствия эффективности предлагаемых решений. Сейчас очень большой популярностью пользуются инструкции в форме интересных анимаций или видео материалов, которое лучше, чем брошюра воспринимаются пользователем. Такой вид инструкции позволяет пользователю просмотреть весь фильм, не пропуская спецификацию и сложные технические описания Cypress CY7C1321CV18, как это часто бывает в случае бумажной версии.

Почему стоит читать инструкции?

Прежде всего здесь мы найдем ответы касательно конструкции, возможностей устройства Cypress CY7C1321CV18, использования отдельных аксессуаров и ряд информации, позволяющей вполне использовать все функции и упрощения.

После удачной покупки оборудования/устройства стоит посвятить несколько минут для ознакомления с каждой частью инструкции Cypress CY7C1321CV18. Сейчас их старательно готовят или переводят, чтобы они были не только понятными для пользователя, но и чтобы выполняли свою основную информационно-поддерживающую функцию.

Содержание руководства

  • Страница 1

    18-Mbit DDR-II SRAM 4-W ord Burst Architecture CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Cypress Semiconductor Corpora tion • 198 Champion Court • San Jose , CA 95134-1709 • 408-943-2600 Document Number: 001-07161 Rev . *D Revised June 18, 2008 Features ■ 18-Mbit density (2M x 8, 2M x 9, 1M x 18, 512K x 36) ■ 300 MHz clock for[...]

  • Страница 2

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 2 of 31 Logic Block Diagram (CY7C1317CV18) Logic Block Diagram (CY7C1917CV18) Writ e Reg CLK A (18:0) Gen. K K Control Logic Address Register Read Add. Decode Read Data Reg. R/W DQ [7:0] Output Logic Reg. Reg. Reg. 16 8 32 8 NWS [1:0] V REF Write Add. Dec[...]

  • Страница 3

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 3 of 31 Logic Block Diagram (CY7C1319CV18) Logic Block Diagram (CY7C1321CV18) Writ e Reg CLK A (19:0) Gen. K K Control Logic Address Register Read Add. Decode Read Data Reg. R/W Output Logic Reg. Reg. Reg. 36 72 18 BWS [1:0] V REF Write Add. Decode 36 20 [...]

  • Страница 4

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 4 of 31 Pin Configuration The pin configuration for CY7C1317CV18, CY7C191 7CV18, CY7C1319CV18, and CY7C1321CV18 follo w . [1] 165-Ball FBGA (13 x 15 x 1 .4 mm) Pinout CY7C1317CV18 (2M x 8) 123456789 10 11 A CQ NC/72M A R/W NWS 1 K NC/144M LD A NC/36M CQ B[...]

  • Страница 5

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 5 of 31 CY7C1319CV18 (1M x 18) 123456789 10 11 A CQ NC/72M A R/W BWS 1 K NC/14 4M LD A NC/36M CQ B NC DQ9 NC A NC/288M K BWS 0 AN C N C D Q 8 C NC NC NC V SS AA 0 A 1 V SS NC DQ7 NC D NC NC DQ10 V SS V SS V SS V SS V SS NC NC NC E NC NC DQ1 1 V DDQ V SS V[...]

  • Страница 6

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 6 of 31 Pin Definitions Pin Name IO Pin Descripti on DQ [x:0] Input Output- Synchronous Dat a Input Output S ignals . Inputs are sampled on the rising edge of K and K clocks during valid write operations. These pins dri ve out t he requested data during a[...]

  • Страница 7

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 7 of 31 CQ Output Clock CQ Referenced with Respect to C . This is a free running clock and is synchronized to the input clock for output data (C) of the DDR-II. In single clock mo de, CQ is generated with resp ect to K. The timing for the echo clocks is s[...]

  • Страница 8

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 8 of 31 Functional Overview The CY7C1317CV18, CY7C1917CV18, CY7C1 319CV18, and CY7C1321CV18 are synchronous pi pelined Burst SRAMs equipped with a DDR interface, which operates with a read latency of one and half cycles when DOFF pin is tied HIGH. When DO[...]

  • Страница 9

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 9 of 31 after the read(s), the st ored data from the ear lier write i s writte n into the SRAM array . This is called a posted write. If a read is performed o n the same address on which a write is performed in the previous cycle, the SRAM reads out the m[...]

  • Страница 10

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 10 of 31 Application Example Figure 1 shows two DDR-II used in an applicatio n. Figure 1. Application Example T ruth T able The truth table for the CY7C1317CV18, CY7C1917 CV18, CY7C13 19CV18, and CY7C1321CV18 fo llows. [2, 3, 4, 5, 6, 7] Operation K LD R/[...]

  • Страница 11

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 1 1 of 31 Burst Address T able (CY7C1319CV18, CY7C1321CV18) First Address ( External) Second Addres s (Internal) Third Address (I nternal) Four th Address (Intern al) X..X00 X..X01 X..X10 X..X1 1 X..X01 X..X10 X..X1 1 X..X00 X..X10 X..X1 1 X..X00 X..X01 X[...]

  • Страница 12

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 12 of 31 Write Cycle Descriptions The write cycle description t able for CY7C1 321CV18 follows. [2, 8] BWS 0 BWS 1 BWS 2 BWS 3 K K Comments LLLL L – H – D u r i n g t h e d a t a p o r t i o n o f a w r i t e s e quence, all fou r bytes (D [35:0] ) ar[...]

  • Страница 13

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 13 of 31 IEEE 1 149.1 Serial Boundary Scan (JT AG) These SRAMs incorporate a serial boundary scan T est Access Port (T AP) in the FBGA p ackage. This part is fully comp liant with IEEE S tandard #1 149.1 -2001. The T AP operates using JEDEC standard 1.8V [...]

  • Страница 14

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 14 of 31 IDCODE The IDCODE instruction loads a vendor-specific, 32-bi t code into the instruction re gister . It a lso places the instruction register between the TDI and TDO pins and shifts the IDCODE out of the device when the T AP controller enters the[...]

  • Страница 15

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 15 of 31 T AP Controller St ate Diag ram The state diagram for the T AP controller follows. [9] TEST -LOGIC RESET TEST -LOGIC / IDLE SELECT DR-SCAN CAPTURE-DR SHIFT -DR EXIT1-DR P AUSE-DR EXIT2-DR UPDA TE-DR 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 1 0 1 0 0 0 1 0 1[...]

  • Страница 16

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 16 of 31 T AP Controller Block Diagram T AP Electrical Characteristics Over the Operating Range [10, 1 1, 12] Parameter Description T est Conditions Min Max Unit V OH1 Output HIGH V oltage I OH = − 2.0 mA 1.4 V V OH2 Output HIGH V oltage I OH = − 100 [...]

  • Страница 17

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 17 of 31 T AP AC Switching Characteristics Over the Operating Range [13, 14] Parameter Description Min Max Unit t TCYC TCK Clock Cycle Time 50 ns t TF TCK Clock Frequency 20 MHz t TH TCK Clock HIGH 20 ns t TL TCK Clock LOW 20 ns Setup Times t TMSS TMS Set[...]

  • Страница 18

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 18 of 31 Identification R egi ster Definitions Instruction Field Va l u e De scription CY7C1317CV18 CY7C1917CV18 CY7 C1319CV18 CY7C1321CV18 Revision Numb er (31:29) 000 000 000 000 V ersion numbe r . Cypress Device ID (28:12) 1 101010001 1000101 1 1010100[...]

  • Страница 19

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 19 of 31 Boundary Scan Order Bit # Bump ID Bit # Bump ID Bit # Bump ID Bit # Bum p ID 0 6R 28 10G 56 6A 84 2J 1 6 P2 9 9 G 5 7 5 B8 5 3 K 2 6N 30 1 1F 58 5A 86 3J 3 7P 31 1 1G 59 4A 87 2K 4 7 N3 2 9 F 6 0 5 C8 8 1 K 5 7R 33 10F 61 4B 89 2 L 6 8R 34 1 1E 6[...]

  • Страница 20

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 20 of 31 Power Up Sequence in DDR-II SRAM DDR-II SRAMs must be power ed up and initialized in a predefined manner to prevent unde fined operations. Power Up Sequence ■ Apply power and drive DO FF either HIGH or LOW (all other inputs can be HIGH or LOW).[...]

  • Страница 21

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 21 of 31 Maximum Ratings Exceeding maximum ratin gs may impair the useful life o f the device. These user guidelines are not teste d. S torage T emperature ..................... ............ –65°C to +150°C Ambient T emperature wit h Pow e r App l i e[...]

  • Страница 22

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 22 of 31 I DD [19] V DD Operating Supply V DD = Max, I OUT = 0 mA, f = f MAX = 1/t CYC 200 MHz (x8) 580 mA (x9) 580 (x18) 600 (x36) 655 167 MHz (x8) 515 mA (x9) 515 (x18) 540 (x36) 600 I SB1 Automatic Power Down Current Max V DD , Both Ports Deselected, V[...]

  • Страница 23

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 23 of 31 Cap acit ance T ested initially and after any design or process change that may affect these parameters. Parameter Description T est Conditions Max Unit C IN Input Capacitance T A = 25 ° C, f = 1 MHz, V DD = 1.8V , V DDQ = 1.5V 5 pF C CLK Clock [...]

  • Страница 24

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 24 of 31 Switching Characteristics Over the Operating Range [20, 21] Cypress Parameter Consor tium Parameter Description 300 MHz 278 MHz 250 MHz 20 0 MH z 167 MHz Unit Min Max Min Max Min Max Min Max Min Max t POWER V DD (T ypical) to the First Access [22[...]

  • Страница 25

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 25 of 31 Output T imes t CO t CHQV C/C Clock Rise (or K/K in single clock mode) to Data V alid – 0.45 – 0.45 – 0.45 – 0.45 – 0.50 ns t DOH t CHQX Data Output Hold af ter Output C/C Clock Rise (Active to Active) –0.45 – – 0.45 – –0.45 ?[...]

  • Страница 26

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 26 of 31 Switching W aveforms Figure 5. Read/Write/Deselect Sequence [2 7, 28, 29 ] K 1 2 3 4 5 6 7 8 9 10 11 12 13 A DQ C READ (burst of 4) READ (burst of 4) READ (burst of 4) NOP NOP WRITE (burst of 4) WRITE (burst of 4) NOP DON’ T CARE UNDEFINED CQ K[...]

  • Страница 27

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 27 of 31 Ordering Information Not all of the speed, package and temperature ranges are ava ilable. Please contact your local sales representative or visit www .cypress.com for actual products offered. Spee d (MHz) Ordering Code Package Diagram Package T y[...]

  • Страница 28

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 28 of 31 250 CY7C1317CV18-2 50BZC 51-85180 1 65-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Commercial CY7C1917CV18-250BZC CY7C1319CV18-250BZC CY7C1321CV18-250BZC CY7C1317CV18-250BZXC 5 1-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm)[...]

  • Страница 29

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 29 of 31 167 CY7C1317CV18-1 67BZC 51-85180 1 65-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Commercial CY7C1917CV18-167BZC CY7C1319CV18-167BZC CY7C1321CV18-167BZC CY7C1317CV18-167BZXC 5 1-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm)[...]

  • Страница 30

    CY7C1317CV18, CY7C1917CV18 CY7C1319CV18, CY7C1321CV18 Document Number: 001-07161 Rev . *D Page 30 of 31 Package Diagram Figure 6. 165-Ball FBGA (13 x 15 x 1.4 mm), 51-85180 A 1 PIN 1 CORNER 15.00±0.10 13.00±0.10 7.00 1.00 Ø0.50 (165X) Ø 0 . 2 5MCAB Ø0.05 M C B A 0.15(4X) 0.35±0.06 SEATING PLANE 0.53±0.05 0.25 C 0.15 C PIN 1 CORNER TOP VIEW B[...]

  • Страница 31

    Document Number: 001-07161 Rev . *D Revised June 18, 2008 Page 31 of 31 QDR RAMs an d Quad Data Rate RAMs comp rise a new family of product s develope d by Cypress, IDT , NEC, Renesas, and Samsung. All pr oduct and co mpany nam es mentioned i n this documen t are the tr ad emarks of their respe ctive hold ers. CY7C1317CV18, CY7C1917CV18 CY7C1319CV1[...]